Desarrollo de ASICs.
Los circuitos integrados de aplicación específica son chips semiconductores personalizados diseñados para satisfacer necesidades de rendimiento únicas, lo que requiere una planificación y verificación arquitectónica rigurosa antes de su fabricación.
Priority
Execution Context
Esta función implica el diseño integral de silicio personalizado, adaptado a cargas de trabajo específicas dentro de ecosistemas de aceleradores de GPU. El ingeniero de ASIC define la arquitectura, gestiona la síntesis RTL, supervisa las restricciones de diseño físico y garantiza la integridad de la señal en dominios de alta frecuencia. Este proceso requiere un profundo conocimiento de Verilog/SystemVerilog, herramientas EDA y estrategias de gestión térmica para ofrecer chips optimizados que superen el rendimiento de los procesadores de uso general en tareas computacionales específicas.
El ingeniero de ASIC comienza definiendo el esquema arquitectónico para un acelerador personalizado, especificando la jerarquía de memoria, la topología de interconexión y los bloques lógicos necesarios para el procesamiento de datos de alto rendimiento.
A continuación, el ingeniero traduce las especificaciones de alto nivel en listas de conexiones de nivel de puerta mediante procesos de síntesis, optimización y colocación y enrutamiento, utilizando suites EDA estándar de la industria para garantizar la capacidad de fabricación.
La validación final implica una verificación funcional rigurosa y una simulación de verificación de reglas de diseño físico (DRC) para garantizar que el chip cumpla con los objetivos de rendimiento antes de ingresar a la línea de fabricación.
Operating Checklist
Defina los requisitos arquitectónicos y los protocolos de interfaz para el acelerador personalizado.
Generar código RTL optimizado y realizar síntesis lógica.
Ejecutar el proceso de colocación y enrutamiento para generar la lista de interconexiones de la disposición física.
Verificación funcional completa y comprobaciones de cumplimiento de normas de diseño.
Integration Surfaces
Revisión de la especificación arquitectónica.
Sesiones colaborativas con arquitectos de sistemas para definir los requisitos de rendimiento, las limitaciones de latencia y los presupuestos de energía para el módulo acelerador personalizado.
Panel de control de síntesis y optimización.
Monitoreo en tiempo real del conteo de puertas, la utilización de área y las métricas de cierre de tiempos durante la fase de generación de la lista de conexiones, utilizando herramientas de diseño electrónico automatizado (EDA).
Conjunto de herramientas de verificación del diseño físico.
Bancos de pruebas automatizados y motores de análisis estático que validan la corrección lógica y el cumplimiento de las reglas de diseño específicas del fabricante antes de la fabricación.
